Ein Verbund aus Fraunhofer-Instituten und namhaften deutschen Industrieunternehmen entwickelt im Projekt »Verteilte Fertigung für neuartige und vertrauenswürdige Elektronik T4T« einen Split-Manufacturing-Ansatz für die Halbleiterfertigung. Damit wird die sichere Montage von Teilsystemen in Deutschland möglich und Lieferketten abgesichert.
Die sichere Versorgung mit elektronischen Bauteilen ist von wachsender strategischer Bedeutung für den Industriestandort Deutschland. Durch die zunehmende Verlagerung der Fertigung von integrierten Schaltkreisen (IC) in außereuropäische Regionen steigt die Anfälligkeit für das Einbringen von Schad- und Spionagefunktionen in von Auftragsfertigern (Foundries) gelieferte Bauteile. Gleichzeitig steigt die Gefahr der Entwendung von geistigem Eigentum am Schaltungsdesign (IP) durch Dritte. Das Projekt »Verteilte Fertigung für neuartige und vertrauenswürdige Elektronik T4T« soll der heimischen Industrie Tools für einen Zugang zu sicheren Lieferketten und vertrauenswürdiger Elektronik zur Verfügung stellen. An diese Anforderungen angepasste Teilkomponenten können weiterhin über bestehende Lieferketten (Split Manufacturing) bezogen werden, aber die Montage und Verschlüsselung der Systeme erfolgt in einem vertrauenswürdigen Umfeld am Standort Deutschland.
Die veränderten technischen Anforderungen dieses Split-Manufacturing Ansatzes an die Aufbau- und Verbindungstechnik sollen mit Hilfe verschiedener Demonstratoren veranschaulicht werden. Diese verdeutlichen dabei neue Designflows und –methoden, adaptierte Fertigungsprozesse sowie das individuelle technische Knowhow der involvierten Projektpartner. Dazu zählen neben Bosch, Osram, Audi und XFAB auch NanoWired, Süss, DISCO und IHP sowie die Fraunhofer-Institute IZM-ASSID, IPMS, IIS/EAS und die Technische Universität Dresden.
Die aus dem Projekt gewonnen Erkenntnisse sollen einen strukturellen Beitrag zur Standardisierung von Prozessen der Aufbau- und Verbindungstechnik leisten und dazu neue Designvorgaben und Toleranzregeln für Versatz- und Strukturgrößen definieren.
Innerhalb des Projekts wird das Fraunhofer-Institut für Photonische Mikrosysteme IPMS sich mit zwei Themenschwerpunkten befassen. Zum einen soll die Schnittstelle zwischen klassischem Frontend (Waferfertigung) und Backend (Heterointegration) im Sinne des Split Manufacturing Ansatzes hinsichtlich Kontaminationsmanagement, Defektdichte und Prozessqualität entwickelt und optimiert werden. Zudem sollen moderne post-quantum Kryptographieverfahren mit Hilfe von nicht-flüchtigen Speichern (NVMs) untersucht und getestet werden. Dieses Sicherheitselement soll zusammen mit einer verteilten Fertigung für zusätzlichen Schutz sorgen.
Das Fraunhofer-Institut für Zuverlässigkeit und Mikrointegration IZM und dessen Institutsteil »All Silicon System Integration Dresden – ASSID« wirken an der Fertigung eines 300mm Wafer to Wafer Demonstrators mit verschlüsseltem Speicherelement sowie eines Interposer-Wafers mit integrierten Chiplets mit. Damit soll die die technologische Grundlage für die angepasste Chipintegration geschaffen werden. Dabei erlaubt das Wafer-to-Wafer Bonden die Verteilung von Systemfunktionen auf mehrere Schaltkreise bei enger räumlicher Verbindung und stellt damit die Basis für eine an die Teilmontage angepasste AVT dar. Die Verwendung unterschiedlicher Chipgrößen bei einer geteilten Fertigung kann aber zu Hindernissen in der AVT führen. Daher entwickelt das Fraunhofer IZM-ASSID mit Unterstützung weiterer Partner auf Grundlage des Die-to-Wafer Bondverfahrens und hochdichter Interconnects einen Ansatz, der die Kombination unterschiedlicher Chipgrößen auf einem Interposer ermöglicht. Das daraus resultierende heterogene System soll maßgeblich zur Etablierung neuer Standards im Back-End Design beitragen. Denn ein Interposer mit gebondeten Chiplets kann in vielen verschiedenen Systemen eingesetzt werden.
Das Fraunhofer-Institut für Integrierte Schaltungen IIS wird mit seinem Institutsteil Entwicklung Adaptiver Systeme EAS die wesentlichen Arbeiten an einer durchgehenden Designmethodik leisten. Dabei werden für den Designflow notwendige Komponenten und Schnittstellen entwickelt sowie die benötigten Chip- und Package-Daten in einem modularen Multi-Prozess Designkit zur Verfügung gestellt. Weiterhin ist das Fraunhofer IIS/EAS wesentlich am elektrischen Design der Demonstratoren sowie an der elektrischen Vermessung im Anschluss an die Fertigung beteiligt.
Profitieren werden vom Erreichen der Projektziele nicht nur die involvierten Partnerfirmen, sondern auch kleine und mittlere Unternehmen. Für sie sollen Potenziale geschaffen werden, innovative Elektroniksysteme anzubieten und damit die technologische Souveränität des Standorts Deutschlands zu steigern. Das Projekt läuft seit dem 01.03.2022 und soll im März 2025 zum Abschluss kommen. Das Projektvolumen beträgt 16,44 Mio. € und es existiert eine Förderung durch das Bundesministerium für Bildung und Forschung (BMBF) in Höhe von 11,75 Mio. €.
Die sichere Versorgung mit elektronischen Bauteilen ist von wachsender strategischer Bedeutung für den Industriestandort Deutschland. Durch die zunehmende Verlagerung der Fertigung von integrierten Schaltkreisen (IC) in außereuropäische Regionen steigt die Anfälligkeit für das Einbringen von Schad- und Spionagefunktionen in von Auftragsfertigern (Foundries) gelieferte Bauteile. Gleichzeitig steigt die Gefahr der Entwendung von geistigem Eigentum am Schaltungsdesign (IP) durch Dritte. Das Projekt »Verteilte Fertigung für neuartige und vertrauenswürdige Elektronik T4T« soll der heimischen Industrie Tools für einen Zugang zu sicheren Lieferketten und vertrauenswürdiger Elektronik zur Verfügung stellen. An diese Anforderungen angepasste Teilkomponenten können weiterhin über bestehende Lieferketten (Split Manufacturing) bezogen werden, aber die Montage und Verschlüsselung der Systeme erfolgt in einem vertrauenswürdigen Umfeld am Standort Deutschland.
Die veränderten technischen Anforderungen dieses Split-Manufacturing Ansatzes an die Aufbau- und Verbindungstechnik sollen mit Hilfe verschiedener Demonstratoren veranschaulicht werden. Diese verdeutlichen dabei neue Designflows und –methoden, adaptierte Fertigungsprozesse sowie das individuelle technische Knowhow der involvierten Projektpartner. Dazu zählen neben Bosch, Osram, Audi und XFAB auch NanoWired, Süss, DISCO und IHP sowie die Fraunhofer-Institute IZM-ASSID, IPMS, IIS/EAS und die Technische Universität Dresden.
Die aus dem Projekt gewonnen Erkenntnisse sollen einen strukturellen Beitrag zur Standardisierung von Prozessen der Aufbau- und Verbindungstechnik leisten und dazu neue Designvorgaben und Toleranzregeln für Versatz- und Strukturgrößen definieren.
Innerhalb des Projekts wird das Fraunhofer-Institut für Photonische Mikrosysteme IPMS sich mit zwei Themenschwerpunkten befassen. Zum einen soll die Schnittstelle zwischen klassischem Frontend (Waferfertigung) und Backend (Heterointegration) im Sinne des Split Manufacturing Ansatzes hinsichtlich Kontaminationsmanagement, Defektdichte und Prozessqualität entwickelt und optimiert werden. Zudem sollen moderne post-quantum Kryptographieverfahren mit Hilfe von nicht-flüchtigen Speichern (NVMs) untersucht und getestet werden. Dieses Sicherheitselement soll zusammen mit einer verteilten Fertigung für zusätzlichen Schutz sorgen.
Das Fraunhofer-Institut für Zuverlässigkeit und Mikrointegration IZM und dessen Institutsteil »All Silicon System Integration Dresden – ASSID« wirken an der Fertigung eines 300mm Wafer to Wafer Demonstrators mit verschlüsseltem Speicherelement sowie eines Interposer-Wafers mit integrierten Chiplets mit. Damit soll die die technologische Grundlage für die angepasste Chipintegration geschaffen werden. Dabei erlaubt das Wafer-to-Wafer Bonden die Verteilung von Systemfunktionen auf mehrere Schaltkreise bei enger räumlicher Verbindung und stellt damit die Basis für eine an die Teilmontage angepasste AVT dar. Die Verwendung unterschiedlicher Chipgrößen bei einer geteilten Fertigung kann aber zu Hindernissen in der AVT führen. Daher entwickelt das Fraunhofer IZM-ASSID mit Unterstützung weiterer Partner auf Grundlage des Die-to-Wafer Bondverfahrens und hochdichter Interconnects einen Ansatz, der die Kombination unterschiedlicher Chipgrößen auf einem Interposer ermöglicht. Das daraus resultierende heterogene System soll maßgeblich zur Etablierung neuer Standards im Back-End Design beitragen. Denn ein Interposer mit gebondeten Chiplets kann in vielen verschiedenen Systemen eingesetzt werden.
Das Fraunhofer-Institut für Integrierte Schaltungen IIS wird mit seinem Institutsteil Entwicklung Adaptiver Systeme EAS die wesentlichen Arbeiten an einer durchgehenden Designmethodik leisten. Dabei werden für den Designflow notwendige Komponenten und Schnittstellen entwickelt sowie die benötigten Chip- und Package-Daten in einem modularen Multi-Prozess Designkit zur Verfügung gestellt. Weiterhin ist das Fraunhofer IIS/EAS wesentlich am elektrischen Design der Demonstratoren sowie an der elektrischen Vermessung im Anschluss an die Fertigung beteiligt.
Profitieren werden vom Erreichen der Projektziele nicht nur die involvierten Partnerfirmen, sondern auch kleine und mittlere Unternehmen. Für sie sollen Potenziale geschaffen werden, innovative Elektroniksysteme anzubieten und damit die technologische Souveränität des Standorts Deutschlands zu steigern. Das Projekt läuft seit dem 01.03.2022 und soll im März 2025 zum Abschluss kommen. Das Projektvolumen beträgt 16,44 Mio. € und es existiert eine Förderung durch das Bundesministerium für Bildung und Forschung (BMBF) in Höhe von 11,75 Mio. €.
