Synopsys, Inc. (Nasdaq:SNPS), ein weltweit führender Anbieter von Software und IP zum Entwurf, zur Verifikation und zur Fertigung integrierter Schaltungen, hat heute Design Compiler® 2010 vorgestellt, die neueste RTL-Synthese-Innovation innerhalb der Implementierungsplattform Galaxy(TM) , welche eine zweifache Beschleunigung der Synthese und der Physikalischen Implementierung erzielt. Um aggressive Zeitpläne für zunehmend komplexe Designs einhalten zu können, benötigen Ingenieure eine RTL-Syntheselösung, die ihnen erlaubt, durch Reduzierung der Anzahl an Iterationen die physikalische Implementierung zu beschleunigen. Um diese Herausforderungen zu meistern, wird die topographische Technologie in Design Compiler 2010 erweitert, so dass sie Synopsys' Vorzeige-Lösung für Place&Route, IC Compiler, mit einer "Physical Guidance" versorgt, so dass die Timing- und Area-Korrelation auf 5 Prozent sinkt, während die Placement-Phase von Design Compiler um den Faktor 1,5 verkürzt wird (1.5X). Ein neues Feature ermöglicht RTL-Entwicklern die Durchführung einer Floorplan-Untersuchung innerhalb der Syntheseumgebung, so dass ein optimaler Floorplan in effizienterer Weise erreicht werden kann. Ferner führt die neue skalierbare Infrastruktur von Design Compiler, die speziell für Multicore-Prozessoren optimiert wurde, zu einer Halbierung der Syntheselaufzeiten auf vier Cores. Diese neuen Produktivitätssteigerungen durch Design Compiler 2010 werden bei dem heutigen Synopsys-Users-Group-(SNUG)-Meeting in San Jose, Kalif., herausgestellt.
"Die Verkürzung der Entwurfszeit und die Verbesserung der Design-Performanz sind entscheidend dafür, dass wir auf dem Markt konkurrenzfähig bleiben," sagte Hitoshi Sugihara, Leiter der Abteilung DFM & Digital EDA Technology Development bei Renesas Technology Corp. "Durch die neue Physical-Guidance-Erweiterung der topographischen Technologie sehen wir eine fünfprozentige Korrelation zwischen Design Compiler und IC Compiler, ein bis zu zweifach schnelleres Placement in IC Compiler sowie ein besseres Zeitverhalten des Designs. Wir nutzen die neuen technologischen Innovationen in Design Compiler, um die Anzahl der Iterationen zu verringern und gleichzeitig unsere Entwurfsziele in kürzerer Zeit zu erreichen."
Um den heutzutage üblichen Time-To-Market-Druck zu lindern, erweitert Design Compiler 2010 seine topographische Technologie, um seine Anbindung an IC Compiler weiter zu optimieren, so dass eine fünfprozentige Korrelation erreicht wird. Zusätzliche Techniken zur physikalischen Optimierung kommen während der Synthese zum Einsatz, und "Physical Guidance" wird generiert und an IC Compiler weitergereicht, wodurch der Designflow noch geradliniger und die Placement-Phase in IC Compiler um den Faktor 1,5 verkürzt werden. Design Compiler 2010 gibt RTL-Entwicklern außerdem Zugriff auf die Floorplanning-Funktionen von IC Compiler aus der Syntheseumgebung heraus. Durch einen einfachen Knopfdruck können Entwickler eine "Waswärewenn"-Floorplan-Erkundung ausführen, so dass sie Floorplan-Probleme frühzeitig erkennen und beheben können. Dies begünstigt eine raschere Design-Konvergenz.
"Während der letzten paar Jahre haben wir die topographische Technologie in Design Compiler genutzt, um Entwurfsprobleme bereits in der Synthesephase aufzuspüren und zu beheben, um so vorhersagbare Implementierungsergebnisse zu erhalten," erklärte Shih-Arn Hwang, stellvertretender Leiter des R&D-Centers bei Realtek. "Wir beobachten, dass die Syntheseergebnisse von Design Compiler 2010 sehr stark mit den Ergebnissen des physikalischen Entwurfs korrelieren, und das Placement in IC Compiler um den Faktor 1,5 beschleunigt wurde. Diese enge Korrelation zwischen Synthese und Layout, zusammen mit kürzeren Laufzeiten, entspricht genau unseren Anforderungen hinsichtlich der Reduzierung der Anzahl der Entwurfsiterationen sowie zur signifikanten Verkürzung der Entwurfszyklen bei 65-Nanometer- und kleineren Prozesstechnologien."
Design Compiler 2010 beinhaltet eine neue, skalierbare Infrastruktur, welche dahingehend optimiert wurde, dass auf Multicore-Compute-Servern eine signifikante Laufzeitverkürzung erzielt wird. Diese Infrastruktur verwendet ein optimiertes Schema verteilter und mehrfädiger Parallelisierungstechniken, wodurch auf Quad-Core-Compute-Servern eine Laufzeitverkürzung um den Faktor 2 erreichbar ist. Gleichzeitig wird ermöglicht, dass die Abweichung von den Syntheseergebnissen vernachlässigbar ist.
"Wir haben uns bei den Verbesserungen in Design Compiler dahingehend fokussiert, dass wir Entwicklern bei der Verkürzung der Entwurfszyklen und der Steigerung ihrer Produktivität helfen," berichtete Antun Domic, Senior Vice President und Geschäftsführer der Synopsys Implementation Group. "Seit der Einführung der topographischen Technologie hat der Einfluss der Logiksynthese auf die Beschleunigung der Design-Closure mit der physikalischen Implementierung deutlich zugenommen. Design Compiler 2010 setzt diesen Trend fort und ermöglicht eine signifikante Reduzierung der Iterationen und Laufzeiten bei der physikalischen Implementierung. Wir haben dies erreicht durch konsequente Aktualisierung unserer Software-Infrastruktur, damit die aktuellen Mikroprozessor-Architekturen optimal genutzt werden."
"Die Verkürzung der Entwurfszeit und die Verbesserung der Design-Performanz sind entscheidend dafür, dass wir auf dem Markt konkurrenzfähig bleiben," sagte Hitoshi Sugihara, Leiter der Abteilung DFM & Digital EDA Technology Development bei Renesas Technology Corp. "Durch die neue Physical-Guidance-Erweiterung der topographischen Technologie sehen wir eine fünfprozentige Korrelation zwischen Design Compiler und IC Compiler, ein bis zu zweifach schnelleres Placement in IC Compiler sowie ein besseres Zeitverhalten des Designs. Wir nutzen die neuen technologischen Innovationen in Design Compiler, um die Anzahl der Iterationen zu verringern und gleichzeitig unsere Entwurfsziele in kürzerer Zeit zu erreichen."
Um den heutzutage üblichen Time-To-Market-Druck zu lindern, erweitert Design Compiler 2010 seine topographische Technologie, um seine Anbindung an IC Compiler weiter zu optimieren, so dass eine fünfprozentige Korrelation erreicht wird. Zusätzliche Techniken zur physikalischen Optimierung kommen während der Synthese zum Einsatz, und "Physical Guidance" wird generiert und an IC Compiler weitergereicht, wodurch der Designflow noch geradliniger und die Placement-Phase in IC Compiler um den Faktor 1,5 verkürzt werden. Design Compiler 2010 gibt RTL-Entwicklern außerdem Zugriff auf die Floorplanning-Funktionen von IC Compiler aus der Syntheseumgebung heraus. Durch einen einfachen Knopfdruck können Entwickler eine "Waswärewenn"-Floorplan-Erkundung ausführen, so dass sie Floorplan-Probleme frühzeitig erkennen und beheben können. Dies begünstigt eine raschere Design-Konvergenz.
"Während der letzten paar Jahre haben wir die topographische Technologie in Design Compiler genutzt, um Entwurfsprobleme bereits in der Synthesephase aufzuspüren und zu beheben, um so vorhersagbare Implementierungsergebnisse zu erhalten," erklärte Shih-Arn Hwang, stellvertretender Leiter des R&D-Centers bei Realtek. "Wir beobachten, dass die Syntheseergebnisse von Design Compiler 2010 sehr stark mit den Ergebnissen des physikalischen Entwurfs korrelieren, und das Placement in IC Compiler um den Faktor 1,5 beschleunigt wurde. Diese enge Korrelation zwischen Synthese und Layout, zusammen mit kürzeren Laufzeiten, entspricht genau unseren Anforderungen hinsichtlich der Reduzierung der Anzahl der Entwurfsiterationen sowie zur signifikanten Verkürzung der Entwurfszyklen bei 65-Nanometer- und kleineren Prozesstechnologien."
Design Compiler 2010 beinhaltet eine neue, skalierbare Infrastruktur, welche dahingehend optimiert wurde, dass auf Multicore-Compute-Servern eine signifikante Laufzeitverkürzung erzielt wird. Diese Infrastruktur verwendet ein optimiertes Schema verteilter und mehrfädiger Parallelisierungstechniken, wodurch auf Quad-Core-Compute-Servern eine Laufzeitverkürzung um den Faktor 2 erreichbar ist. Gleichzeitig wird ermöglicht, dass die Abweichung von den Syntheseergebnissen vernachlässigbar ist.
"Wir haben uns bei den Verbesserungen in Design Compiler dahingehend fokussiert, dass wir Entwicklern bei der Verkürzung der Entwurfszyklen und der Steigerung ihrer Produktivität helfen," berichtete Antun Domic, Senior Vice President und Geschäftsführer der Synopsys Implementation Group. "Seit der Einführung der topographischen Technologie hat der Einfluss der Logiksynthese auf die Beschleunigung der Design-Closure mit der physikalischen Implementierung deutlich zugenommen. Design Compiler 2010 setzt diesen Trend fort und ermöglicht eine signifikante Reduzierung der Iterationen und Laufzeiten bei der physikalischen Implementierung. Wir haben dies erreicht durch konsequente Aktualisierung unserer Software-Infrastruktur, damit die aktuellen Mikroprozessor-Architekturen optimal genutzt werden."
