Synopsys, Inc. (Nasdaq: SNPS), weltweit führender Anbieter von Software und IP zum Entwurf, zur Verifikation und zur Fertigung integrierter Schaltungen, hat heute die neue PrimeTime(TM) -HyperScale-Technologie vorgestellt, die eine Statische Timing-Analyse (STA) für mehr als 500 Millionen Instanzen ermöglicht. Die PrimeTime-HyperScale-Technologie gibt Entwicklungsingenieuren den erforderlichen Einblick, um viele der Timing-Integrations- und Timing-Closure-Probleme zu lösen, denen sie in heutigen Designflows für umfangreiche Systemson-Chip (SoC) begegnen, und steigert dabei die Performance und Kapazität um den Faktor fünf bis zehn.
Die PrimeTime-HyperScale-Technologie passt nahtlos zu aktuellen Prozessen der physikalischen Implementierung großer SoCs, bei denen Entwürfe blockweise implementiert und dann auf Chip-Ebene für die endgültige Timing-Closure sowie Signoff zusammengesetzt werden. Sie verbessert den Timing-Closure-Prozess, indem Entwicklungsingenieure einen besseren Mechanismus erhalten, um bereits in einem früheren Entwurfsstadium das Timing-Verhalten auf Blockebene im Kontext des Gesamt-Chip-Timings zu untersuchen. Durch direkte Wiederverwendung der Timing-Analyse-Ergebnisse und Constraints auf Blockebene ermöglicht die HyperScale-Technologie eine fünf- bis zehnfache Steigerung der Gesamt-Chip-STA-Laufzeit sowie der Tool-Kapazität, und das ohne die Genauigkeitsbeschränkungen gegenwärtiger Modellierungstechniken. Ihre Auto-Generation-Fähigkeiten versorgen Entwickler über den gesamten Design-Prozess hinweg mit akkuraten und aktuellen Timing-Kontexten für den Chip sowie den Einzelblock, was zu besseren Entscheidungen und weniger Iterationen zum Erreichen der Timing-Closure führt.
"Wir haben mit Synopsys zusammengearbeitet, um die Herausforderung zu bestehen, die Timing-Analyse- und Signoff-Prozesse zu skalieren, nachdem unsere Designs sich der 500-Millionen-Instanzen-Grenze nähern," berichtet Jim Miller, Corporate Vice President des Bereichs Design Engineering bei Advanced Micro Devices. "Wir betrachten die PrimeTime-HyperScale-Technologie als eine natürliche Weiterentwicklung, um eine langfristige Skalierbarkeit zu erzielen, indem die Methoden zur physikalischen Implementierung und zur Timing-Analyse besser aufeinander abgestimmt werden. Dies erlaubt uns, viel früher im Designflow mit dem Timing-Closure-Prozess zu beginnen. Wir sind begeistert von den Perspektiven der PrimeTime-Hyperscale-Technologie und haben hohe Erwartungen hinsichtlich der potenziellen Laufzeit-, Kapazitäts- und Produktivitätsvorteile, die aus diesem Ansatz resultieren können."
Die neue PrimeTime-HyperScale-Technologie verbessert die existierende Implementierungsplattform GalaxyTM, indem ein präziserer Timing-Kontext geschaffen wird, um die Timing-Closure in IC Compiler voranzutreiben. Außerdem arbeitet die HyperScale-Technologie mit bestehenden PrimeTime-Features wie Signal-Integrity-(SI)-Analyse, Advanced-On-Chip-Variation-(AOCV)-Analyse, Multi-Scenario-Analyse sowie Threaded-Multicore-Analyse, wodurch Design-Teams in die Lage versetzt werden, die STA-Produktivität weiter zu steigern und den Zeitaufwand für die Timing-Closure insgesamt zu verringern.
"Mit exponentiell zunehmender Komplexität von SoCs wird die Skalierbarkeit des Designflows zu einem entscheidendem Faktor zur Aufrechterhaltung der Produktivität," meint Antun Domic, Senior Vice President und Geschäftsführer der Synopsys Implementation Group. "Mit der HyperScale-Technologie erfährt die 2010.06-Release von PrimeTime einen signifikanten Innovationsschub, der die STA-Skalierbarkeit für die nächsten fünf bis zehn Jahre sichert. Diese Release repräsentiert einen wichtigen Meilenstein hinsichtlich des Erreichens einer hohen Design-Team-Produktivität sowohl heute als auch in Zukunft."
In ähnlichen Mitteilungen hat Synopsys heute zwei weitere Produktivitätsverbesserungen im Rahmen seines Galaxy-Signoff-Produktportfolios vorgestellt. Die neue in Synopsys' Custom-Parasitic-Extraction-Lösung StarRCTM enthaltene Rapid3D-Technologie erzielt eine bis zu 20fache Extraktionsbeschleunigung für die Sub-45nm-Custom-IC-Design- und Library-Charakterisierung. Außerdem wird durch die neueste Release von LibertyTM NCX eine bis zu siebenfache Erhöhung der Charakterisierungsgeschwindigkeit erreicht, und für die physikalische Implementierung mit IC Compiler sowie für die Timing-Analyse mit PrimeTime sind effizienteste Composite-Current-Source-(CCS)-Modelle verfügbar. All dies lässt Entwickler schneller zur Timing Closure kommen und erhöht ihre Produktivität.
Verfügbarkeit
Die PrimeTime-HyperScale-Technologie befindet sich derzeit in der Phase eingeschränkter Verfügbarkeit. Ausgewählte Kunden haben Zugriff auf die PrimeTime-SI-2010.06-Release.
Die PrimeTime-HyperScale-Technologie passt nahtlos zu aktuellen Prozessen der physikalischen Implementierung großer SoCs, bei denen Entwürfe blockweise implementiert und dann auf Chip-Ebene für die endgültige Timing-Closure sowie Signoff zusammengesetzt werden. Sie verbessert den Timing-Closure-Prozess, indem Entwicklungsingenieure einen besseren Mechanismus erhalten, um bereits in einem früheren Entwurfsstadium das Timing-Verhalten auf Blockebene im Kontext des Gesamt-Chip-Timings zu untersuchen. Durch direkte Wiederverwendung der Timing-Analyse-Ergebnisse und Constraints auf Blockebene ermöglicht die HyperScale-Technologie eine fünf- bis zehnfache Steigerung der Gesamt-Chip-STA-Laufzeit sowie der Tool-Kapazität, und das ohne die Genauigkeitsbeschränkungen gegenwärtiger Modellierungstechniken. Ihre Auto-Generation-Fähigkeiten versorgen Entwickler über den gesamten Design-Prozess hinweg mit akkuraten und aktuellen Timing-Kontexten für den Chip sowie den Einzelblock, was zu besseren Entscheidungen und weniger Iterationen zum Erreichen der Timing-Closure führt.
"Wir haben mit Synopsys zusammengearbeitet, um die Herausforderung zu bestehen, die Timing-Analyse- und Signoff-Prozesse zu skalieren, nachdem unsere Designs sich der 500-Millionen-Instanzen-Grenze nähern," berichtet Jim Miller, Corporate Vice President des Bereichs Design Engineering bei Advanced Micro Devices. "Wir betrachten die PrimeTime-HyperScale-Technologie als eine natürliche Weiterentwicklung, um eine langfristige Skalierbarkeit zu erzielen, indem die Methoden zur physikalischen Implementierung und zur Timing-Analyse besser aufeinander abgestimmt werden. Dies erlaubt uns, viel früher im Designflow mit dem Timing-Closure-Prozess zu beginnen. Wir sind begeistert von den Perspektiven der PrimeTime-Hyperscale-Technologie und haben hohe Erwartungen hinsichtlich der potenziellen Laufzeit-, Kapazitäts- und Produktivitätsvorteile, die aus diesem Ansatz resultieren können."
Die neue PrimeTime-HyperScale-Technologie verbessert die existierende Implementierungsplattform GalaxyTM, indem ein präziserer Timing-Kontext geschaffen wird, um die Timing-Closure in IC Compiler voranzutreiben. Außerdem arbeitet die HyperScale-Technologie mit bestehenden PrimeTime-Features wie Signal-Integrity-(SI)-Analyse, Advanced-On-Chip-Variation-(AOCV)-Analyse, Multi-Scenario-Analyse sowie Threaded-Multicore-Analyse, wodurch Design-Teams in die Lage versetzt werden, die STA-Produktivität weiter zu steigern und den Zeitaufwand für die Timing-Closure insgesamt zu verringern.
"Mit exponentiell zunehmender Komplexität von SoCs wird die Skalierbarkeit des Designflows zu einem entscheidendem Faktor zur Aufrechterhaltung der Produktivität," meint Antun Domic, Senior Vice President und Geschäftsführer der Synopsys Implementation Group. "Mit der HyperScale-Technologie erfährt die 2010.06-Release von PrimeTime einen signifikanten Innovationsschub, der die STA-Skalierbarkeit für die nächsten fünf bis zehn Jahre sichert. Diese Release repräsentiert einen wichtigen Meilenstein hinsichtlich des Erreichens einer hohen Design-Team-Produktivität sowohl heute als auch in Zukunft."
In ähnlichen Mitteilungen hat Synopsys heute zwei weitere Produktivitätsverbesserungen im Rahmen seines Galaxy-Signoff-Produktportfolios vorgestellt. Die neue in Synopsys' Custom-Parasitic-Extraction-Lösung StarRCTM enthaltene Rapid3D-Technologie erzielt eine bis zu 20fache Extraktionsbeschleunigung für die Sub-45nm-Custom-IC-Design- und Library-Charakterisierung. Außerdem wird durch die neueste Release von LibertyTM NCX eine bis zu siebenfache Erhöhung der Charakterisierungsgeschwindigkeit erreicht, und für die physikalische Implementierung mit IC Compiler sowie für die Timing-Analyse mit PrimeTime sind effizienteste Composite-Current-Source-(CCS)-Modelle verfügbar. All dies lässt Entwickler schneller zur Timing Closure kommen und erhöht ihre Produktivität.
Verfügbarkeit
Die PrimeTime-HyperScale-Technologie befindet sich derzeit in der Phase eingeschränkter Verfügbarkeit. Ausgewählte Kunden haben Zugriff auf die PrimeTime-SI-2010.06-Release.
