Synopsys, Inc. (Nasdaq: SNPS), ein weltweit führender Anbieter von Software zum Entwurf integrierter Schaltungen, hat heute die neuesten entwurfsbezogenen Angebote innerhalb seiner umfassenden Suite von Design-For-Manufacturing-(DFM)-Lösungen vorgestellt, welche auf die signifikante Verbesserung der Produktivität bei 65-Nanometer-(nm)-IC-Designs und darunter abzielen. Die aktuellen Verbesserungen von PrimeTime® zur statischen Timinganalyse und Star-RCXT™ zur Extraktion, PrimeTime VX und Star-RCXT VX, versehen die am weitesten verbreitete und vertrauenswürdigste Timing-Sign-Off-Lösung der EDA-Industrie mit der Leistungsfähigkeit statistischer Analysen. Diese neue Funktionalität erlaubt Kunden, Toleranzen zu verringern, die Robustheit von Entwürfen zu verbessern und den parametrischen Yield zu erhöhen.
"Synopsys ist in einer einzigartigen Position, um die beim Entwurf mit Sub-65nm-Technologien auftretenden Unwägbarkeiten zu adressieren, indem eine umfassende, Streuungen berücksichtigende Entwurfslösung geschaffen wird, welche den gesamten Prozess bis zum fertigen Silizium abdeckt," bemerkt Antun Domic, Senior Vice President und General Manager der Implementation Group bei Synopsys. "Der Umfang unserer Lösung ist ein Ergebnis unserer Investitionen in mehrere strategische Bereiche, darunter sowohl Test-Chip-Technologie, Prozessmodellierung (TCAD), Sign-Off und physikalische Implementierung als auch CCS-basierte Dateiformate für statistische Bibliotheken und sensitivity-basierte Parasitics zur Adressierung aufkommender Entwurfsprobleme. Das Herzstück dieser Lösung bilden die statistische Analyse und die Extraktionstechnologie auf der Grundlage von Industriestandards, welche versuchen, gemeinsam für hohe Genauigkeit, Korrelation innerhalb des Designflows und höhere Produktivität zu sorgen."
Statistische Analyse entwickelt sich zu einer Schlüsseltechnologie zur Adressierung von Schwankungen, die durch die bei Sub-65nm-Technologien beobachtete breite Streuung der Baustein- und Verdrahtungsperformance entstehen. Synopsys hat einen evolutionären Ansatz zur Berücksichtigung von Streuungseffekten gewählt, indem diese Technologie auf die Grundlage seiner weit verbreiteten Sign-Off-Technologie gestellt wird. Dadurch bleiben Investitionen von Kunden in ihre existierenden Designflows erhalten. Synopsys' Lösung zur statistischen Analyse besteht aus drei wesentlichen Zutaten. Erstens bietet die Liberty™-Composite-Current-Source- (CCS)-Modellierungstechnologie genaue Timingmodelle auf der Basis von Bauteiltoleranzen. Zweitens ermöglicht das neue Star-RCXT-VX-Package sensitivity-basierte Extraktion effizienter und akkurater Parasitic-Modelle auf Basis von Verdrahtungstoleranzen. Und drittens vereint das neue PrimeTime-VX-Package Bauteil- und Verdrahtungsmodelle mit statistischer Timinganalyse, um die Deutlichkeit der Timing-Ergebnisse für Sub-65nm-Entwürfe zu verbessern. Von Kunden erzielte Ergebnisse demonstrieren eine maximale Abweichung von fünf Prozent gegenüber HSPICE® und Über-Nacht-Turnaround-Zeiten für Entwürfe mit ca. drei Millionen Instanzen.
"TSMC hat mit Synopsys auf dem Gebiet von Streuungen betroffener Entwürfe zusammengearbeitet," kommentiert Ed Wan, Senior Director des Bereichs Design Service Marketing bei TSMC. "Wir haben die Genauigkeit der statistischen Analyselösung von Synopsys getestet und sind über die Ergebnisse erfreut."
"Die PrimeTime-Lösung zur statischen Timinganalyse und die Star-RCXT-Extraktionslösung stellten lange Zeit den Sign-Off-Standard in unserem Designflow dar," sagt Philippe Magarshack, Group Vice President und General Manager der Bereiche Central-CAD and Design-Solutions bei STMicroelectronics. "Wir sind sehr erfreut über die nahtlose Integration der statistischen Analyse auf dieser wichtigen Grundlage. Dadurch wird der Einsatz dieser aufkommenden Technologie ermöglicht, die für komplexe 65nm- und 45nm-SoC-Designs unbedingt erforderlich ist."
"Unsere Mitgliedsfirmen stützen sich auf STARC, um die nächste Stufe der Entwurfsproduktivität zu erreichen, die für jede nachfolgende Technologie erforderlich ist," bemerkt Nobuyuki Nishiguchi, Vizepräsident der Design-Methodology-Gruppe des Semiconductor-Technology-Academic-Research-Centers (STARC). "Ein Designflow, welcher Streuungseffekte berücksichtigt, ist eine Schlüsselkomponente zum Erreichen dieses Ziels bei 65- und 45-Nanometer-Entwürfen. Synopsys' Lösung bietet den erforderlichen Umfang, um die sich ergebenden Herausforderungen hinsichtlich der Unwägbarkeiten bei diesen kleinen Geometrien zu bestehen."
In Ergänzung zu PrimeTime VX und Star-RCXT-VX kündigte Synopsys heute ebenso seine umfassende Tool-Suite PrimeYield für die Yield-Analyse an. Es handelt sich um die erste Lösung, die Entwicklern ermöglicht, Probleme hinsichtlich der Produzierbarkeit von Sub-65nm-Entwürfen frühzeitig zu erkennen und proaktiv anzugehen. Hierzu stellt PrimeYield eine Verbindung zurück zur Entwurfsimplementierung her und steuert die automatische Korrektur innerhalb von IC Compiler, Synopsys' moderner physikalischer Implementierungslösung. Die Kombination von IC Compiler, PrimeTime VX, Star-RCXT VX und PrimeYield sorgt für eine weitere Straffung der Verbindung zwischen Entwurf und Fertigung, um den Kreis mit fertigem Silizium zu schließen (siehe "Synopsys baut DFM-Führerschaft durch Einführung der PrimeYield-Tool-Suite zur Yield-Analyse aus").
"Synopsys ist in einer einzigartigen Position, um die beim Entwurf mit Sub-65nm-Technologien auftretenden Unwägbarkeiten zu adressieren, indem eine umfassende, Streuungen berücksichtigende Entwurfslösung geschaffen wird, welche den gesamten Prozess bis zum fertigen Silizium abdeckt," bemerkt Antun Domic, Senior Vice President und General Manager der Implementation Group bei Synopsys. "Der Umfang unserer Lösung ist ein Ergebnis unserer Investitionen in mehrere strategische Bereiche, darunter sowohl Test-Chip-Technologie, Prozessmodellierung (TCAD), Sign-Off und physikalische Implementierung als auch CCS-basierte Dateiformate für statistische Bibliotheken und sensitivity-basierte Parasitics zur Adressierung aufkommender Entwurfsprobleme. Das Herzstück dieser Lösung bilden die statistische Analyse und die Extraktionstechnologie auf der Grundlage von Industriestandards, welche versuchen, gemeinsam für hohe Genauigkeit, Korrelation innerhalb des Designflows und höhere Produktivität zu sorgen."
Statistische Analyse entwickelt sich zu einer Schlüsseltechnologie zur Adressierung von Schwankungen, die durch die bei Sub-65nm-Technologien beobachtete breite Streuung der Baustein- und Verdrahtungsperformance entstehen. Synopsys hat einen evolutionären Ansatz zur Berücksichtigung von Streuungseffekten gewählt, indem diese Technologie auf die Grundlage seiner weit verbreiteten Sign-Off-Technologie gestellt wird. Dadurch bleiben Investitionen von Kunden in ihre existierenden Designflows erhalten. Synopsys' Lösung zur statistischen Analyse besteht aus drei wesentlichen Zutaten. Erstens bietet die Liberty™-Composite-Current-Source- (CCS)-Modellierungstechnologie genaue Timingmodelle auf der Basis von Bauteiltoleranzen. Zweitens ermöglicht das neue Star-RCXT-VX-Package sensitivity-basierte Extraktion effizienter und akkurater Parasitic-Modelle auf Basis von Verdrahtungstoleranzen. Und drittens vereint das neue PrimeTime-VX-Package Bauteil- und Verdrahtungsmodelle mit statistischer Timinganalyse, um die Deutlichkeit der Timing-Ergebnisse für Sub-65nm-Entwürfe zu verbessern. Von Kunden erzielte Ergebnisse demonstrieren eine maximale Abweichung von fünf Prozent gegenüber HSPICE® und Über-Nacht-Turnaround-Zeiten für Entwürfe mit ca. drei Millionen Instanzen.
"TSMC hat mit Synopsys auf dem Gebiet von Streuungen betroffener Entwürfe zusammengearbeitet," kommentiert Ed Wan, Senior Director des Bereichs Design Service Marketing bei TSMC. "Wir haben die Genauigkeit der statistischen Analyselösung von Synopsys getestet und sind über die Ergebnisse erfreut."
"Die PrimeTime-Lösung zur statischen Timinganalyse und die Star-RCXT-Extraktionslösung stellten lange Zeit den Sign-Off-Standard in unserem Designflow dar," sagt Philippe Magarshack, Group Vice President und General Manager der Bereiche Central-CAD and Design-Solutions bei STMicroelectronics. "Wir sind sehr erfreut über die nahtlose Integration der statistischen Analyse auf dieser wichtigen Grundlage. Dadurch wird der Einsatz dieser aufkommenden Technologie ermöglicht, die für komplexe 65nm- und 45nm-SoC-Designs unbedingt erforderlich ist."
"Unsere Mitgliedsfirmen stützen sich auf STARC, um die nächste Stufe der Entwurfsproduktivität zu erreichen, die für jede nachfolgende Technologie erforderlich ist," bemerkt Nobuyuki Nishiguchi, Vizepräsident der Design-Methodology-Gruppe des Semiconductor-Technology-Academic-Research-Centers (STARC). "Ein Designflow, welcher Streuungseffekte berücksichtigt, ist eine Schlüsselkomponente zum Erreichen dieses Ziels bei 65- und 45-Nanometer-Entwürfen. Synopsys' Lösung bietet den erforderlichen Umfang, um die sich ergebenden Herausforderungen hinsichtlich der Unwägbarkeiten bei diesen kleinen Geometrien zu bestehen."
In Ergänzung zu PrimeTime VX und Star-RCXT-VX kündigte Synopsys heute ebenso seine umfassende Tool-Suite PrimeYield für die Yield-Analyse an. Es handelt sich um die erste Lösung, die Entwicklern ermöglicht, Probleme hinsichtlich der Produzierbarkeit von Sub-65nm-Entwürfen frühzeitig zu erkennen und proaktiv anzugehen. Hierzu stellt PrimeYield eine Verbindung zurück zur Entwurfsimplementierung her und steuert die automatische Korrektur innerhalb von IC Compiler, Synopsys' moderner physikalischer Implementierungslösung. Die Kombination von IC Compiler, PrimeTime VX, Star-RCXT VX und PrimeYield sorgt für eine weitere Straffung der Verbindung zwischen Entwurf und Fertigung, um den Kreis mit fertigem Silizium zu schließen (siehe "Synopsys baut DFM-Führerschaft durch Einführung der PrimeYield-Tool-Suite zur Yield-Analyse aus").
